VHDL 计数器实验看VHDL语言

news/2024/11/29 7:35:03/

之前的eda课都在划水…利用这个程序来总结一下eda的语法

二十进制计数器

其实二十进制计数器原理很简单。跟随时钟信号相加,即用语句Q = Q+ 1从0到19,当读到19的时候又回到0
其实就是下面的process语句,而clk event那一句其实就是确保,上升沿有效。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY eda ISPORT (clk:in std_logic;Q:out std_logic_vector(4 downto 0));END;
architecture bhv of eda issignal Q1:std_logic_vector(4 downto 0);beginprocess(clk) beginif clk'event and clk = '1' thenif Q1 = "10100"then Q1<="00000";else Q1<=Q1+1;end if;end if;end process;Q<=Q1;
end bhv;

语法

语句ENTITY eda IS表示实体,其中eda就是我们的文件名
语句architecture bhv of eda is表示结构体名称,end bhv就是结束结构体,结构体负责描述电路器件的内部逻辑功能

数据类型

比如在port中,我们定义的就是std_logic
数据类型有integer整型,boolean布尔型和标准逻辑位型std_logic还有bit等
bit可以参加逻辑运算,结果是逻辑类型

进程语句

语句process(clk) beginend process;就是进程语句,在VHDL中,所有顺序描述语句都必须放在进程语句中process括号里的叫做敏感信号,要求所有的输入信号都放进去

整个结构差不多就是这样


http://www.ppmy.cn/news/866363.html

相关文章

计算机组成原理VHDL语言实现16位ALU实验

计算机组成原理实验第二个&#xff0c;VHDL语言&#xff0c;ISE设计环境设计一个16位的ALU。 资源下载&#xff1a; 链接&#xff1a;https://pan.baidu.com/s/1cyhJ2ZynUMMFnYi2YOIMmA 提取码&#xff1a;0upp library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGI…

(萌新的数电学习)用VHDL语言设计简易模型机结构

实验背景&#xff1a; 计算机的工作过程可以看作是许多不同的数据流和控制流在机器各部分之间的流动&#xff0c;数据流所经过的路径称作机器的数据通路。数据通路不同&#xff0c;指令执行所经过的操作过程就不同&#xff0c;机器的结构也就不一样。 VHDL语言 library ieee;…

基于VHDL语言的状态机设计

基于VHDL语言的状态机&#xff08;FSM&#xff09;设计 状态机(Finite State Machine,FSM) 状态机的组成:如图所示 状态机的种类&#xff1a; Mealy型&#xff1a;当前状态、当前输入相关Moore型&#xff1a;仅当前状态相关VHDL代码结构&#xff1a;时序逻辑部分&#xff1a…

VHDL语言掌握——北京理工大学集成电路设计实践一

实验一&#xff1a;4通道分频器的设计 一、实验目的 &#xff08;1&#xff09;熟悉软件环境 &#xff08;2&#xff09;理解用VHDL进行设计综合的流程和方法 &#xff08;3&#xff09;掌握VHDL的代码结构及电路描述方法 &#xff08;4&#xff09;理解并行语句和顺序语句…

VHDL硬件描述语言(三)VHDL语言要素

一、文字规则 1.1 标识符 标识符主要用来为端口、信号、变量、子程序、常数和参数等命名。 其规则如下&#xff1a; 有效的字符&#xff1a;包括26个大小写英文字母&#xff0c;数字包括0&#xff5e;9 以及下划线“_”任何标识符必须以英文字母开头下划线“_”的前后必须有…

关于VHDL语言书写格式的学习(使用quartus Ⅱ)

本文并不是对VHDL的系统的讲解&#xff0c;而是我认为的关键部分&#xff0c;知道了这些&#xff0c;基本上可以使用VHDL语言进行一些相应的设计。并且在使用的过程中发现问题&#xff0c;再进行一些相应的检索&#xff0c;深入学习&#xff0c;最后达到精通。 首先要明白VHDL是…

vhdl计算机语言,vhdl语言编程实例.doc

vhdl语言编程实例 实现各种逻辑功能&#xff1a; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY louji1a IS PORT(S: IN STD_LOGIC_VECTOR(2 DOWNTO 0); C: IN STD_LOGIC; A: IN STD_LOGIC_VECTOR(4 DOWNTO 0); B: IN STD_LOGIC_VECTOR…

vhdl语言基础篇-for

1、for语法使用规则 标号:for 循环变量 in 离散范围 generate <并行语句>; end generate 标号; 代码示例如下&#xff1a; signal data_7p4bit : std_logic_vector(7*4-1 downto 0); signal data_7p_bit : std_logic_vector(6 downto 0); G_04deg : for I i…