FPGA ——Verilog语法示例

ops/2024/11/20 1:35:19/

FPGA ——Verilog语法示例

  • 多模块定义
  • 条件判断

多模块定义

genvar i ;generatefor (i=0 ; i<8; i=i+1)beginxdc xdc_u(.d1 (d1 ) ,.d2 (d2 ) ,.d3 (d3 ));end
endgenerate

条件判断

generate beginif(DEBUG =="ON")beginila  ila_u(.clk(clk),.probe0({A1,A2,A3,A4}));end
end
endgenerate

http://www.ppmy.cn/ops/17239.html

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