FPGA项目中你是怎么时序优化的？

什么是建立时间，什么是保持时间？

解释一下建立时间，保持时间，不满足时会发生什么？

如何修复建立时间和保持时间违例？

什么是亚稳态？

亚稳态产生的原因，如何消除？

亚稳态的成因，危害，解决方法。

为什么打两拍可以处理亚稳态?

亚稳态造成的危害？

时序分析的路径有哪几种？

介绍一下（setup time,hold time，四种路径）

你了解multicycle吗？

分频用什么约束，set_clock_groups 是什么?

在布局布线的时候除了做时序约束还要做哪些约束

解释input delay和 output delay的含义

时钟是不是越稳定越好，如果时序域量足够，是否可以容忍时钟的质量降低一些?

多个乘法运算会出现时序问题？怎么解决？

如何解决流水线中的冒险？