hdlbits系列verilog解答(exams/m2014_q4i)-45

news/2024/11/7 18:43:40/

文章目录

    • 一、问题描述
    • 二、verilog源码
    • 三、仿真结果


一、问题描述

实现以下电路:
输出接地


二、verilog源码

module top_module (output out);assign out = 1'b0;endmodule

三、仿真结果

仿真输出结果


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http://www.ppmy.cn/news/1241508.html

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