一，主频

24MHz 晶振为内核和其它外设提供时钟源，经电路后到PLL1变为996MHZ，再经过CACRR(ARM_PODF)2分频，变为498MHZ。内部电路：
进行频率更改时，更改的过程要找个频率先顶着，即step_clk。先判断为CCSR的pll1_sw_clk_sel比特位为0（Pll1_main_clk）,切换频率，先用step_clk，选择CCSR的step_sel,设置频率即寄存器 CCM_ANALOG_PLL_ARMn，使能并且设置低位，设置完后，切换到Pll1_main_clk。

	/*配置主频*/if(((CCM->CCSR >> 2)&0x01)==0)//pll1_main_clock{CCM->CCSR &= ~(1<<8);//CCSRde step_sel设置0CCM->CCSR |= (1<<2);//设置为step_clock模式}CCM_ANALOG->PLL_ARM = (1<<13) |((66<<0) & 0x7f);//设置频率1000MHZ，使能CCM->CCSR &= ~(1<<2);//打开pll1_main_clkCCM->CACRR =0;//设置1分频/*配置PLL和PFD，主要是PLL2和PLL3*/

二，其它时钟配置

1.PLL2和PLL3的PFD0-3设置

PLL2的PDF由CCM_ANALOG_PFD_528n控制，读取值后，根据公式 528*18/PFD0_FRAC计算。

	unsigned int reg=0;reg = CCM_ANALOG->PFD_528;reg = reg & (~(0x3f3f3f3f));//将PFD0-3的频率清零reg = reg | (32<<24);//PLL2—PFD3=297MHZ  528*18/297=32reg = reg | (24<<16);//PLL2—PFD2=396MHZreg = reg | (16<<8);//PLL2—PFD1=594MHZreg = reg | (27<<0);//PLL2—PFD0=352MHZCCM_ANALOG->PFD_528 = reg;reg = CCM_ANALOG->PFD_480;reg = reg & (~(0x3f3f3f3f));//将PFD0-3的频率清零reg = reg | (19<<24);//PLL3—PFD3=297MHZreg = reg | (17<<16);//PLL3—PFD2=396MHZreg = reg | (16<<8);//PLL3—PFD1=594MHZreg = reg | (12<<0);//PLL3—PFD0=352MHZCCM_ANALOG->PFD_480 = reg;

2.AHB_CLK_ROOT

AHB_CLK_ROOT的时钟源是PLL2_PFD2，因此①选择1，②选择0，③选择分频，由于PLL2_PFD2是396MHZ，AHB_CLK_ROOT想要132MHZ，选择三分频。

/*AHB_CLOCK_ROOT 132MHZ*/CCM->CBCMR =CCM->CBCMR & (~(3<<18));//清除为0CCM->CBCMR =CCM->CBCMR | (1<<18);//选用PPL2_PFD2时钟源CCM->CBCDR =CCM->CBCDR & (~(1<<25));//选择信号while(CCM->CDHIPR & (1 << 5));//只有开关允许，才将其写入

3.IPG 和 PERCLK时钟

IPG_CLK_ROOT和PERCLK_CLK_ROOT要的是66MHZ,AHB_CLK_ROOT是132MHZ。对于IPG_CLK_ROOT，先读取将CBCDR的IPG_PODF，再将CBCDR的IPG_PODF比特位设置为二分即可。对于PERCLK_CLK_ROOT，设置来着OSC，再将CSCMR1设置为1分频。

	/*IPG_CLK_ROOT 66MHZ*/CCM->CBCDR =CCM->CBCDR & (~(3<<8));//读取BIT：IPG_PODFCCM->CBCDR =CCM->CBCDR | (1<<8);//设置2分频/*PER_CLK_ROOT  66MHZ*/CCM->CSCMR1 &= ~(1 << 6);	//设置来自OSCCCM->CSCMR1 &= ~(7 << 0);    //设置1分频

三，总结

时钟利用树这种结构，将24MHZ的晶振，利用寄存器进行相关数值和使能配置，实现倍频，然后在利用各种分频实现不同频率的时钟，就像先由晶振产生PLL时钟源，再利用类似门控的选择信号以及分频，到AHB，再对AHB频率进行选择分频，实现IPG 和 PERCLK时钟 ，从而应用。就像由一个源头，再依次往下，形成使用各种外设和设备的时钟信号。