在给时钟分配管脚是遇到1个错误：

[Place 30-876] Port ‘txclk’ is assigned to PACKAGE_PIN ‘W20’ which can only be used as the N side of a differential clock input.
Please use the following constraint(s) to pass this DRC check:
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets {txclk_IBUF}]

错误原因是：

W20这个时钟管脚只能用于差分时钟的CLK_N，不能用于单端时钟。
所以修改了位置之后，放到MRCC *_P管脚才好使。以后需要注意这点。
时钟分配在W20

而W20只能是差分时钟的N级。