华为海思校园招聘-芯片-数字 IC 方向题目分享—

华为海思校园招聘-芯片-数字 IC 方向题目分享——第七套

(共9套，有答案和解析，答案非官方，未仔细校正，仅供参考）

部分题目分享，完整版获取（WX:didadidadidida313，加我备注：CSDN huawei数字芯片题目，谢绝白嫖哈）

在这里插入图片描述

华为海思校园招聘-芯片-数字 IC 方向
（第七套）
1、下列说法正确的是（C）
A.设计异步 FIFO 时采用格雷码的原因主要是为了省功耗
B.对单比特控制信号打两拍后可以完全避免了亚稳态
C.异步处理需要考虑发送和接收时钟之间的频率关系
D.尽量将异步逻辑和同步逻辑剥离开，分别在不同的模块中实现
2、从综合出电路的电路看第一段代码比第二段代码优化的地方是（B）
第一段代码：
always @(posedge ck clk or negedge rst_n) beign
if(‐rst_n)
D<=1b0;
else if(A& B)
D<= A+B:
end
第二段代码：
always @(posedge clk or negedge rst_n)beign
if(‐rst_n)
D<=1’b0;
else if(A&B)
D <=A+B;
else
D<= 1’b0;
end
A 第一段代码比第二段代码简练，方便综合；
B.第一段代码比第二段代码省功耗；
C.第一段代码比第二段代码的电路简单；
D.第一段代码比第二段代码易于理解和实现；
3、logic [1:0] a; logic [1:0] b; logic result; a=2’b1z; b=2’b10; result=(ab)；在 sv 中，上述代码执
行完后，result 的值为 1’b0（B）
A.正确
B.错误
解析：ab 得到结果为 x
4、以下不能抑制异步电路问题的是（A）
A 寄存三拍
B.双向握手
C.格雷码转换
D.缓存输出
5、亚稳态对电路影响极大，下面哪种做法对降低亚稳态发生概率是无效的（C）
A 增加异步处理的打拍级数
B 使用专用亚稳态寄存器进行替换异步处理逻辑
C.提高异步处理电路的工作时钟
D.缩短异步处理打拍逻辑之间的 delay
6、无复位寄存器会引入不定态，因此设计中禁止使用无复位寄存器（B）
A 正确
B.错误
解析：在 IC 设计中，处于减少功耗和面积的考虑会存在部分的无复位寄存器和存储单元
7、bufif0 # (5:7:9, 8:10:12, 15:18:21)b1 (lo1.1o2, dir).其中第一个 5:7:9 表示什么
A min typ: max
B. rise; fall turn‐off
8、在时钟上升沿时采样别 start 有效开始，两个时钟周期后，信号“a”连续或者间断地出
现 3 次为高电平，紧接着信号“stop”在下一个时钟周期为高电平，转换成断言描述。以下
哪个是正确的©
A、property p0:
@(posedge clk) $rose (start)1 ##2 (a[=>3]) ##1 stop endpropery
a0 assert property(p0).
B、property p0:
@(posedge clk) $rose(start)|‐> ## 2 (a[*3]) ##1 stop.
endproperty
a0 assert property(p0):
C、property p0:
@(posedge clk) $rose(star)|‐> ##2 (a[‐>3]) ##1 stop;
endproperty
a0: assert property(p0),
D、 property p0:
@(posedge clk) $rose(start) |‐> ##2 (a[=3]) ##1 stop,
endproperty
a0: assert property(p0);
9、对于 FPGA 内部的 RAM 而言，以下哪个说法是错误的?（A）
A 配置成伪双端口 RAM 时，两个端口均有各自独立的读写控制信号
B.配置成伪双端口 RAM 时，两个端口，可以使用不同的时钟
C.配置成单端口 RAM 时，仅有一个时钟，用于读操作和写操作
D.配置成单端口 RAM 时，仅有一组访问地址，用于读操作或写操作
解析：FPGA 中的 RAM 有单端口、双端口和伪双端口之分.
单端口：
输入只有一组数据线和一组地址线，只有一个时钟，读写共用地址线。
输出只有一个端口。
所以单端口 RAM 的读写操作不能同时进行。
伪双端口：
输入有一组数据线，两组地址线，两个时钟。
两个输出端口共用一个输出端口。
所以一个端口只读，另一个端口只写，但写入和读取的时钟可以不同，且位宽比可以不是 1:1。
即允许写 A 的同时读 B，且速率可以不同。
双端口：
输入有两组地址线和两组数据线，两个时钟。
输出有两个分别的数据线。
所以双口 RAM 两个端口都分别带有读写端口，可以在没有干扰的情况下进行读写，彼此互
不干扰。
10、关于静态时序分析(STA)哪项说法是错误的?（D）
A. 不需要仿真向量
B. 不能验证设计的功能
C. 分析速度快
D. 可以分析同步路径和异步路径
11、验证环境中提到的参考模型(Reference Model)只支持不带时序的功能建模，不支持时序
建模（A）
A.错误
B.正确
12、如果该 class 会被继承，则该 class 所有定义的 function/task 都需要加 virtual（A）
A.错误
B.正确
13、下列选项表达式逻辑实现功能，与图中电路实现功能不同的是
A、 (A+S—) (B+S)
B、A·B+A·S+B·S—+S·S—
C、A·S+B·S—
D、A(B+S—)+5 (B+5S)
14、关于下面约束，说法正确的是() constraint ST{ (a0)‐> (b0) } （B）
A 如果 a! =0，则 b! =0
B 如果 b!=0，则 a!=0
C.如果 b0，则 a0
15、有关中断，以下说法不正确的是?（D）
A.芯片中断引脚送出的中断信号一般采用脉冲信号
B.中断读清方式是指在 CPU 完成对中断指示寄存器的读操作后将中断指示寄存器清零。
C.中断存在边缘触发方式和电平触发方式
D.1 根中断管脚可以过度多个芯片内部中断
16、以下低功耗措施中，哪种不是降低电路翻转率的方法?（A）
A 重新安排“if‐else”表达式，可将毛刺或快变化信号移至逻辑锥体的前部
B.采用 Gray 码或 One‐hot 码作为状态机编码
C.在不进行算术运算的时候，使这些模块的输入保持不变，不让新的操作数进来.
D.减少电路中的 glitch
解析：应该将毛刺或快变信号移至逻辑椎体的后部，if‐else 越往后，被选择的概率越小。可
以把逻辑延迟大的部分移至逻辑椎体的前部，来减小总的最大延迟，因为在前部意味着最小
的选择路径长度