简介

        本章节主要讲述如何通过FPGA驱动HDMI显示。

        本章节框图如下：

        bd框图中使用了两个IP核，分别是Video Timing controller核AXI4-Stream to video out两个模块，下面先对两个模块做介绍。

Video Timing controller

配置如下：

        这里由于没有使用ZYNQ PS端，并且值是作为一个视频协议驱动模块使用，所以不选用AXI控制。

        当勾选了Enable Detection选项时，VTC模块被配置为检测模式。在这种模式下，模块需要接收外部输入的视频时序信号，以便检测和分析这些信号的时序特征。因此，vtiming_in接口在检测模式下是必需的，因为它提供了输入信号的路径，使得VTC模块能够执行其检测功能。
如果没有勾选Enable Detection，则VTC模块被配置为仅生成视频时序信号，而不需要检测外部输入信号。在这种情况下，vtiming_in接口就不再需要，因为模块不需要接收外部时序信号进行检测。

        Enable Detection下面选择✔的信号代表该模块视频生成的视频时序信号，分别代表垂直消隐区，水平消隐区，垂直同步，水平同步，数据有效标志。

        以上配置实现时序如下图所示：

        vblank:垂直消隐区信号；

        H blank:水平消隐区信号

        V sync:垂直区同步信号；

        H sync:水