基于FPGA的DVB-S2发射机IP core,含BCH编码IP、LDPC编码IP、交织IP。
(1)支持DVB-S2标准中BCH码全部编码样式;
长帧(64800),Nbch=:16200、21600 、25920、32400、38880、43200、48600、51840、54000、57600、 58320;
短帧(16200),Nbch=:3240、5400、6480、7200、9720、10800、11880、12600、13320、14400。
(2)支持DVB-S2标准中LDPC全部编码样式:
长帧(64800) :1/4、1/3、2/5、 1/2、3/5、2/3、3/4、4/5、5/6、8/9、9/10;
短帧(16200):1/5、1/3、2/5、4/9、3/5、2/3、11/15、7/9、37/45、8/9;
(3) 支持 DVB-S2 标准中 CCM、VCM、ACM 三种模式,编码参数逐帧可变;
(4) FPGA时钟时钟:≥250MHz;
(5)吞吐率≥1.5Gbps;
DVB-S2前向纠错采用LDPC(内码)与BCH(外码)级联的形式。
映射部分按后续采用的具体的调制方式(QPSK、8PSK、16APSK、32APSK),将输入的经过前向纠错的串行码流转换成满足特定星座图样式的并行码流。
物理层成帧部分通过加扰实现能量扩散,以及空帧插入等。
调制部分完成基带成形和调制。