参考来源：A 1.75-GHz 3-V Dual-Modulus Divide-by 128/129 Prescaler  in 0.7-um CMOS 。是一篇1996年的paper。最早提出了相位开关技术。

双模预分频器的两种：第一种是传统的数字逻辑。

这个电路仔细仿了一下，还是很精巧的。

首先是怎么实现5分频。上面的Divide-by-4/5，当Ctrl信号是低的时候，最后一级始终是1，等于两级D触发器级联，实现同步四分频。（注意一点，同步解法一级多一个延迟，所以N级首位相连实现2N分频。异步连接才是2的N次方分频）

Ctrl信号是高的时候，电路如何实现五分频呢？考虑第二个触发器的输出为Q2，第二级触发器输出经过一个延迟，和自身与非操作。这个操作产生的输出信号和原来Q2的反相信号相比，高电平多了一个延迟的宽度（与操作多了一个低电平，取非后多了一级高）。而这个信号经过两次延迟，又回到了Q2。说明Q2信号的高电平有三个延迟，低电平有两个延迟。一个延迟即一个时钟周期，所以整个信号有五个时钟周期，实现了五分频。

可见，第三级延迟导致的与非信号较原始信号的占空比变化，是实现双模分频比的关键。如果改成3级+1级延迟，那么实现的就是6/7分频。如果改成2级+2级延迟呢？就是4/6分频。因为相当于减掉2个延迟宽度的高电平以后再延迟2次，再取反后得到自身，说明波形有4个高电平，2个低电平。总共就是6分频。

下面是如何实现129分频。要实现129分频，就需要在32次4分频中把一次四分频换成5分频，这样就是31*4+5=129分频。下面五级异步触发器链构成的32分频电路，在一个输出时钟周期内，只有一次机会全1。（恕我愚钝，这一点其实不仔细想一下还真没注意到，可以理解为从最后一级只有一半时间为高，而倒数第二级在最后一级的高电平时间下又只有一半时间为高，类似地二分法一级级往下分）。所以进行一个线与操作即可实现切换。考虑到扇入影响，这里用了两级与门，同时加了反相器作buffer增强驱动

这种结构很典型，抗干扰能力也不错。缺点也很明显，就是上面的4/5分频需要三个大电流的主从DFF。

第二种就是相位开关，或者说相位切换。（也是最近项目里用的方案）不多分析，一图胜千言。

即，产生四路正交时钟后，在每个输出上升时刻切换一次时钟，这样就增加了一个周期，实现128/129分频。

对于低中频结构的接收机，四路正交时钟是天然的需要，所以这次项目里面就用了这种方法。好像改进了一下可以做0.25分频，后面研究一下具体电路以后补充。