新的一年，新的开始。本文对最近的学习做个总结吧。最近在做spartan6的ddr3开发，FPGA采用的是spartan6的XC6LX45T，平台工具为ISE14.6，MIG的版本为3.92。采用的DDR3芯片为MT41J128M16XX-187E，并使用chipscope完成仿真调试（主要是实例的仿真学习）。

根据黑金Spartan6开发板的教程可以很快生成DDR3的MIG实例。首先了解下IP生成细节：

第一步选择 Bank3 连接 DDR3 SDRAM，因为开发板上 DDR3 是连接到 FPGA 的Bank3 上的。设置 DDR3 的时钟频率为312.5Mhz, 这个频率最高可设置为333.33Mhz，我们这里稍微留一点余量。另外 DDR3的型号设置为跟开发板上一致的型号MT41J64M16XX-187E, 如果是AX545的开发板，需选择的 DDR3型号为MT41J128M16XX-187E；

第二步根据需要可以选择不同的用户端接口方式，可以选择多个 Port, 也可以组合成一个Port, 我们这里选择 One 128-bitbidirectional Port；

第三步选择 RZQ和 ZIO 的引脚分配，这跟硬件电路设计有关，在AX516和AX545的开发板上 C2 脚作为 RZQ,L6 脚作为 ZIO。另外选择Debug Signals for Memory Controller项设置为Enable，因为要用 chipscope来测试 DDR3。System  Clock设置为 Single-Ended。

之后进行参数修改设置：

（1）VCCAUX 的电压修改为 3.3V。 

（2）把 39 行的 NET “c?_pll_lock” TIG 屏蔽掉。

（3）修改系统时钟输入的周期为 20ns,  这需要跟开发板上的晶振频率一样。

（4）修改状态信号为四个，分别定义到开发板上的四个 LED 灯，用 LED 灯的状态来显示程序工作状态。

（5）修改 c3_sys_clk 的电压为 LVCMOS33，因为开发板上晶振的输入脚所在的 FPGA Bank的 IO 电压为 3.3V。

（6） 修改 c3_sys_clk 和 c3_sys_rst_i 的管脚约束,  配置成跟开发板的上时钟输入和复位一致。 

（7）时钟频率修改。由于开发板上的时钟输入为 50Mhz,  因为 DDR3 是上下沿采样，这样 FPGA 内部的 DDR3控制器的时钟需要625MHz ，所以这里需要倍频25,再分频2，得到625Mhz的CLKOUT0和 CLKOUT1，再分频 8 分别得到 user interface 的时钟和 calibration 的时钟 78.125Mhz。

完成上述修改后，进行chipscope仿真环节。这里直接选择例程中的\ddr3_test\mig_39_2\example_design\chipscope 目录下的 ax516.cpj。如图所示：

写时序一般问题不大，这里重点研究读取数据的时序，首先置读取命令c3_p0_cmd_instr <= 3'b001;这里置FIFO数据深度为c3_p0_cmd_bl <= 6'd2;使能引入为高电平c3_p0_cmd_en <= 1;测试地址为c3_p0_cmd_byte_addr <= 30'h00000400。在之后进行读取信号设置：读使能拉高c3_p0_rd_en <= 1;维持三个周期，依次读出c3_p0_rd_data <= 32'h00000400,32'h00000410,32'h00000420这三个数据，同时可观察到在拉高读使能信号时，c3_p0_rd_empty<=1'b0;读使能拉低后，c3_p0_rd_empty<=1'b1;至此验证基本完毕。