【硬件测试】基于FPGA的16PSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

1.算法硬件测试效果

2.算法涉及理论知识概要

2.1 16PSK原理

2.2 帧同步

3.Verilog核心程序

4.开发板使用说明和如何移植不同的开发板

5.完整算法代码文件获得

1.算法硬件测试效果

本文是之前写的文章

《基于FPGA的16PSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR》

的硬件测试版本。

在系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。

硬件ila测试结果如下：（完整代码运行后无水印）：

设置SNR=30db

设置SNR=20db

设置SNR=10db

硬件测试操作步骤可参考程序配套的操作视频。

2.算法涉及理论知识概要

随着通信技术的不断发展，相位调制技术因其高频谱效率和抗干扰能力而广泛应用于无线通信系统中。其中，16PSK（16相位相移键控）作为一种高阶调制方式，具有更高的频谱效率和更强的抗干扰能力，因此备受关注。然而，16PSK调制解调的实现复杂度较高，需要高效的数字信号处理技术。现场可编程门阵列（FPGA）作为一种可编程逻辑器件，具有高度的灵活性和并行处理能力，非常适合实现复杂的数字信号处理算法。

2.1 16PSK原理

十六进制相位移键控（16PSK, 16-Phase Shift Keying）是一种数字调制技术，它通过改变载波相位来传输信息。16PSK能够在一个符号时间内传输4比特的信息，因此在高速数据传输中得到了广泛应用。

16PSK是一种相位调制技术，其中载波信号的相位根据要传输的信息发生改变。在16PSK中，一个符号可以表示4比特的信息，即每个符号有16种不同的相位状态。在16PSK中，每个符号可以表示16种不同的相位状态，这16个状态均匀分布在单位圆上，形成一个16点的星座图。每个符号对应于4比特的信息，即：

首先，需要将要传输的比特流转换成16个相位状态之一。假设信息比特序列为{bi}，则将每4比特映射到一个相位状态上。映射规则如下：

16PSK的解调过程主要包括匹配滤波和决策两个步骤。

2.2 帧同步

在数字通信中，信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置，以便接收端能够正确地解调出每帧中的数据。

设发送的帧结构为：帧同步码 + 信息码元序列。帧同步码是具有特定规律的码序列，用于接收端识别帧的起始。

帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置，一旦找到匹配位置，就确定了帧的起始位置，后续的码元就可以按照帧结构进行正确的划分和处理。

3.Verilog核心程序

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2025/03/12 19:09:01
// Design Name: 
// Module Name: tops_hdw
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//module tops_hdw(input i_clk,
input i_rst,
output reg [3:0] led
);wire o_msg;
wire[1:0]o_en;
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits(o_msg),
.o_en  (o_en)
);//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (.clk(i_clk),                // input wire clk.probe_out0(o_SNR)  // output wire [7 : 0] probe_out0
);reg signed[7:0]i_SNR;
wire[3:0]o_ISET;
wire signed[15:0]o_I16psk;
wire signed[15:0]o_Q16psk;
wire signed[15:0]o_Ifir_T;
wire signed[15:0]o_Qfir_T;
wire signed[31:0]o_mod_T;
wire signed[15:0]o_Nmod_T;
wire signed[31:0]o_modc_R;
wire signed[31:0]o_mods_R;
wire signed[31:0]o_Ifir_R;
wire signed[31:0]o_Qfir_R;
wire  [3:0]o_wbits;
wire       o_bits;
wire [1:0]o_bits_head;
wire [7:0]o_peak;
wire  o_en_data;
wire  o_en_pn;
wire  o_frame_start;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;  
TOPS_16PSK TOPS_16PSK_u(
.i_clk        (i_clk),
.i_rst        (~i_rst),
.i_SNR        (o_SNR),
.i_en         (o_en),
.i_dat        (o_msg),
.o_ISET       (o_ISET),
.o_I16psk     (o_I16psk),
.o_Q16psk     (o_Q16psk),
.o_Ifir_T     (o_Ifir_T),
.o_Qfir_T     (o_Qfir_T),
.o_mod_T      (o_mod_T),
.o_Nmod_T     (o_Nmod_T),.o_modc_R     (o_modc_R),
.o_mods_R     (o_mods_R),
.o_Ifir_R     (o_Ifir_R),
.o_Qfir_R     (o_Qfir_R),
.o_wbits      (o_wbits),
.o_bits       (o_bits),
.o_bits_head  (o_bits_head),
.o_peak       (o_peak),
.o_en_data    (o_en_data),
.o_en_pn      (o_en_pn),
.o_frame_start(o_frame_start),
.o_error_num  (o_error_num),
.o_total_num  (o_total_num)
);//ila篇内测试分析模块140
//ila篇内测试分析模块140
ila_0 ila_u (.clk(i_clk), // input wire clk.probe0({ o_msg,o_SNR,o_I16psk[15:6],o_Q16psk[15:6],//30o_Nmod_T,o_Ifir_R[27:14],o_Qfir_R[27:14],o_wbits,//48o_error_num[15:0],o_total_num[23:0],//40//28o_en_pn,o_en_data,o_peak,o_bits_head,o_bits}));	endmodule
0sj2_067m