一，Verilog和VHDL区别
全世界高层次数字系统设计领域中，应用Verilog和VHDL的比率是80％和20％；这两种语言都是用于数字电路系统设计的硬件描述语言， 而且都已经是 IEEE 的标准。 VHDL 是美国军方组织开发的，VHDL1987年成为标准；Verilog 是由一个公司的私有财产转化而来，Verilog 是1995年成为标准。Verilog 有更强的生命力，后来Verilog成为IEEE标准
这两者有其共同的特点：
1. 能形式化地抽象表示电路的行为和结构；
2. 支持逻辑设计中层次与范围地描述；
3. 可借用高级语言地精巧结构来简化电路行为和结构；
4. 支持电路描述由高层到低层的综合转换；
5. 硬件描述和实现工艺无关。
两者也各有特点。 Verilog推出已经有20年了，拥有广泛的设计群体，成熟的资源，且Verilog容易掌握，只要有C语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在1个月左右掌握这种语言。而VHDL设计相对要难一点，VHDL不是很直观，至少要半年以上的专业培训。

Verilog是硬件描述语言，在编译下载到FPGA之后会生成电路，所以Verilog全部是并行处理与运行的； C语言是软件语言，编译下载到CPU后是软件指