随着DDR系统运行速度的提高，不仅对DQ和DQS，而且对时钟和地址/控制信号的时序要求也变得非常具有挑战性。FPGA系统环境下，FPGA应根据客户需求支持不同的通道拓扑。如下图显示了一个DDR4分立SDRAM的示例配置，广泛用于减少系统的厚度。

     近年来，对DDR系统的信道效应的研究，主要集中在以研究DDR的时序预算，并解决信号完整性和电源完整性等问题，包括读和写模式下的ISI（符号间干扰）对数据的影响；各种DDR信道拓扑的串扰和SSN效应也是主要的评估。使用DIMM或分立SDRAM组件拓扑的单板会降低DDR系统通道中的时钟信号性能，时钟信号完整性检测的本质要求是保证DDR3/DDR4系统性能的稳定性。

     随着DDR速度的增加，时钟抖动变得非常重要，因为FPGA的外部时钟在DRAM中产生内部时钟；输出抖动会导致DQS抖动，最终影响读模式下DQ/DQS的信号完整性质量。除了抖动外，时钟DCD也会引起高DQ误码率、地址/命令/控制信号错误、DQ读失败。

     下面会对时钟DCD jitter进行分析，会对DDR两种应用拓扑UDIMM和分立SDRAM进行对比分析。将会对通道ISI效应、通道损耗、反射等现象对clock DCD的影响进行分析。    

     下图分别是分立SDRAM组件（下图）和UDIMM（上图）应用情况下的DDR3差分时钟使用fly-by拓扑结构。使用UDIMM的DDR通道与使用离散SDRAM组件的DDR通道具有不同的通道性能，与离散型SDRAM组件拓扑相比，UDIMM的通道长度更长，这使得UDIMM通道比普通主板通道损耗更大。

     基于JEDEC对DDR3和DDR4控制器芯片的规范，FPGA的内部差分时钟信号可以具有高达±3%@DDR3和±2%@DDR4的DCD jitter。这个时钟DCD指标通常在DDR时序预算中考虑；因此，就DDR系统级性能而言，它不会导致timing问题。然而，FPGA中的这个时钟DCD可以在特定的DDR3/DDR4通道配置中被放大。

DRAM上的总时钟DCD可能变得足够大，以至于DDR系统配置无法满足规范要求。

     如下两图所示，由于有损通道的阻尼效应，有损通道可以具有高时钟的DCD jitter（上图）。同时，反射通道会放大时钟DCD，并在终端处造成大量时钟DCD（下图）。UDIMM应用可以人为是一个损耗占主导的通道；离散的SDRAM组件拓扑可以人为是一个反射占主要的结构通道。    

   

     下面是研究信道反射对时钟的影响，在离散DRAM组件配置的DCD中，一个带有两个离散DRAM的拓扑，使用阶跃响应激励，仿真的，如下图所示。    

     在上面的仿真中只改变了两个参数：Ccomp值（无Ccomp vs 2.2pf Ccomp）和分立DRAM组件的数量（单DRAM vs双DRAM-DRAM1&DRAM2)。

     如上图仿真结果所示，在没有Ccomp的情况下，当真的单离散DRAM组件的阶跃响应并没有反射效果，但由于通道RC的因素，它显示出缓慢的上升沿；同时通道中第二个DRAM颗粒时，通道阶跃响应经历较大的反射，如果在通道中加上2.2pF，反射行为会变得严重，如上图右侧仿真结果所示，反射就出现在波形上了。在通道中添加额外的离散DRAM组件后，负反射现象会改变时钟信号的转换速率，这种效应主要是由DRAM分立元件的Ccomp和Ccomp之间的多次反射引起的。而这些来自Ccomp和DRAM组件的多重反射是时钟DCD放大的主要来源。除了通道参数之外，还有其他可能导致时钟DCD的参数，前面提到的时钟频率和时钟内部固有DCD，因此，由于通道中的多重反射效应，时钟DCD问题也取决于时钟的单位间隔（UI）。例如，如果时钟频率为800 MHz，则根据上图右侧中的仿真响应，时钟UI为1.25ns，并且这种反射降低了时钟信号的上升/下降沿。    

     为了展示差分时钟波形的细节和引起时钟DCD反射的关键因素，对几种情况进行了仿真（a、带不带内部固有DCD+wi-2.2pF Ccomp；b、不带内部固有DCD+带不带Ccomp；c、带内部固有DCD+带不带Ccomp），仿真结果如下图所示。

     上图a是考虑带不带时钟内部固有DCD的对比，可以看到时钟在没有任何固有DCD（0%）的情况下，时钟信号在终端节点的正负极性上都具有精确的对称波形，为实红色，尽管通道存在反射。然而，当在信道仿真中注入3%的时钟固有DCD时，由于正负极性对时钟波形形状的不同反射效应，终端节点的时钟波形变得不对称，如图蓝实线所示。    

     为了观察Ccomp效应，还对无时钟固有DCD和3%的时钟固有DCD的差分时钟信号进行了有和无Ccomp的模拟。上图b描述了在信道中有和没有Ccomp实现的情况下，同时没有固有时钟DCD的时钟波形。在终端处仿真的差分时钟波形具有少量的时钟DCD抖动，时钟DCD在2.2pf Ccomp中为49.8%，在不加Ccomp下DCD为49.9%。

     相反，当向通道注入3%的时钟固有DCD时，这个时候时钟DCD抖动很大，达不到要求的规格。时钟DCD也在有无Ccomp下进行了对比，在2.2pf Ccomp实现情况下为55.2%，在无Ccomp实现情况下为54.1%。在上图c中可以看到，2.2pf的Ccomp对时钟DCD的有额外贡献为1.1%。上面的测试也证明了使用Ccomp会减慢时钟在通道中当前位置的上升/下降沿。因此，这个时钟DCD问题的一个解决方案可能是消除通道中的Ccomp，这个解决方案相当于是去掉通道中的一个反射因子来解释。    

     对于UDIMM应用来说，选择带不带内部固有DCD jitter来进行对比仿真，仿真结果如下图所示，正如预期的那样，UDIMM配置的信道特性为有损信道，因此在仿真结果中没有观察到严重的信道反射效应。此外，当假设在UDIMM配置中注入3%的时钟固有DCD时，终端时的差分时钟DCD量为52.7%，这是由于有损信道性能降低导致的，相比不带固有DCD情况，增大了3.5%的DCD jitter。

     综上，DDR时钟DCD受很多因素影响，包括物理通道的设计参数、来自硅片内部的时钟固有DCD和时钟工作频率等；即使DDR时钟作为差分信号在相对较低的频率下工作，但DDR时钟抖动也会导致DDR系统功能故障，因此在实际设计DDR通道时，需要对PCB/系统设计进行严格的评估，以保证Clock性能确保DDR规格。