数字IC后端笔试面试题库 | 经典时序Timing计算题

embedded/2024/11/23 11:59:55/

今天小编给大家分享下近几年IC后端笔试题目中关于时序计算的典型真题。只要把这些题目搞懂，无论是校招还是社招，时序方面的题都没有问题了。

数字IC芯片设计实现 | 时序Timing Signoff check_timing检查解析

数字IC后端工程师应该如何快速入门提高工作技能？

时序计算题1：

考虑OCV效应的时序计算题

这是一道传统时序计算题，只不过把时钟分频电路引进来了，并把分频（典型二分频电路）后的时钟作为几个寄存器的工作时钟。

时序计算题2：

电路最高工作频率计算题目
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这道题是考查电路最高工作频率的时序计算题。本来是一道很简单的时序题，但这道题人为引入了hold violation。考查的目的是除时序计算外，学生还需要掌握hold violation对电路最高工作频率的影响以及hold violation的修复方法。

时序计算题3：

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TSMC 28nm Timing Signoff标准

这是一道考查考虑OCV（On-Chip-Variation）效应的timing计算题。今年的题目如果把set_timing_derate带上-clock 和-data选项，setup和hold的slack是否还可以很轻松计算出来？

时序计算题4：

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这也是一道非常传统的时序计算题。

1.求出该电路所能达到的最大频率? 2.时钟频率为50M，该电路是否有时序违规?如果有，写出计算过程，并给出修改意见。图中Timing参数解释：Thold Hold time最小时间，TSu Setup time最小时间，TCq Clock-> Q delay，输入IN的Input Delay恒为0.5ns。

时序计算题5:

这道题考查数字IC后端设计实现clock tree基本概念，clock skew，clock latency(clock insertion delay）的计算以及电路setup和hold的计算。

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时序计算题6：这道题是来自英伟达的IC笔试题。

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时序计算题7：

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这道题考查时钟占空比不是1:1情况下的时序计算和半周期half cycle的setup和hold时序计算。

这道题属于相对难一些的题目。电路结构如下图所示：Delay: 所有buffer, E->ECK, CK->ECK,CK/CKN->Q,G1/G2, delay均为1，所有net delay 0。FF1~FF3: setup 3, hold 3 ICG1: setup 3,hold 3。

a) clock定义如下，计算电路中所有path的setup/hold slack分别是多少？create_clock–name CLK –period 10 –waveform {0 4} [get_ports CLK]

b) 加上以下设置，请重新计算电路中所有path的setup/hold slack？set_timing_derate–early–cell_delay 0.8set_timing_derate–late–cell_delay 1.2

时序计算题8：

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1）当前设计共有几条timing path，它们的startpoint和endpoint点分别是什么？
2）各条timing path的setup和hold slack分别是多少？

时序计算题9：

这是一道考查寄存器setup和hold time基本概念及其物理意义。
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