文章目录
- 一、问题描述
- 二、verilog源码
- 三、仿真结果
一、问题描述
本节学习如何创建具有高电平有效同步复位的 8位 D 触发器。触发器必须重置为 0x34 而不是 0。所有 DFF 都应由 的 clk 下降沿触发。
模块声明
module top_module (
input clk,
input reset,
input [7:0] d,
output [7:0] q
);
思路：
与上一节相比只是有两处不一样，一是复位初始值不同，二是时钟触发边沿不同。
常量表示方式：位宽+'+进制+数值。此处0x34表示为8’h34。
时钟边沿两种触发方式的关键字：negedge（下降沿）和posedge（上升沿）。
二、verilog源码
module top_module (input clk,input reset,input 
