DFT工程师面试常考的知识点

devtools/2024/11/28 8:22:52/

DFT(Design for Testability,可测试性设计)工程师面试通常涵盖广泛的知识点和技能,这些知识点和技能对于理解和实施DFT策略至关重要。以下是一些DFT工程师面试中常考的知识点及相关内容的归纳:

一、DFT基础知识

 

DFT定义与目的:

 

DFT是指在芯片设计阶段就插入各种用于提高芯片可测试性的硬件逻辑,以便生成测试向量,达到测试大规模芯片的目的。

 

 

DFT常用技术:

 

扫描技术(Scan):包括扫描路径(SCAN path)、扫描链(Scan Chain)等。

逻辑内建自测试(BIST):如存储器内建自测试(MBIST)等。

边界扫描(Boundary Scan):用于检查芯片IO的扫描路径设计。

 

 

DFT成本:

 

面积成本(Area Cost):额外的DFT逻辑可能增加芯片面积。

性能成本(Performance Cost):DFT逻辑可能影响芯片性能。

测试成本(ATE Testing Cost):包括测试向量生成、测试设备、测试时间等。

 

 

 

二、扫描技术

 

扫描触发器:

 

结构:扫描触发器是普通触发器的扩展,具有扫描输入和扫描输出。

工作模式:功能模式和扫描模式。

 

 

扫描链配置:

 

扫描链数量:根据芯片规模和复杂度确定。

扫描链长度:平衡测试效率和资源消耗。

 

 

扫描插入:

 

扫描替换(Scan Replacement):将原始触发器替换为扫描触发器。

扫描连接(Scan Stitching):将扫描触发器连接成扫描链。

 

 

 

三、逻辑BIST

 

MBIST:

 

定义:针对存储器的内建自测试。

优点:自动工具支持、全速测试、良好的故障覆盖率、测试机消耗少。

缺点:硬件开销、性能损失、故障诊断和修复麻烦。

 

 

MBIST附加电路:

 

向量生成器

BIST控制器

响应分析器

 

 

 

四、边界扫描

 

边界扫描原理:

 

在核心逻辑电路的输入输出端口增加寄存器,通过串行方式输入和输出数据。

 

 

边界扫描寄存器:

 

旁路寄存器:用于表示在板级测试中无须测试的IC。

标志寄存器:存储器件版本号和器件型号等信息。

 

 

边界扫描测试:

 

芯片级测试:测试和调试芯片本身。

板级测试:检测集成电路和PCB之间的互连。

系统级测试:在板级集成后,通过在线编程实现系统级测试。

 

 

 

五、测试向量生成与测试策略

 

ATPG:

 

定义:自动测试向量生成。

应用:用于生成高效的测试向量。

 

 

测试策略:

 

根据芯片的故障模型和测试需求选择合适的测试策略。

考虑测试覆盖率、测试时间和测试成本等因素。

 

 

 

六、实际测试案例与问题解决

 

测试案例:

 

控制芯片的DFT测试:包括测试向量生成、测试覆盖率分析等。

时钟门控单元的DFT测试:处理门控时钟造成的DFT扫描时钟不可控问题。

复位信号的DFT测试:确保复位信号在测试模式下能够正确传递。

 

 

问题解决:

 

分析测试过程中的问题,如测试覆盖率不足、测试向量生成困难等。

提出解决方案,如优化扫描链设计、改进测试策略等。

 

 

 

七、其他相关知识点

 

CP与FT的区别:

 

CP(Chip Probe):晶圆阶段的测试,通过探针卡扎到芯片管脚上进行测试。

FT(Final Test):封装完成后的最终测试。

 

 

测试成本降低:

 

从测试规划开始考虑芯片性能要求、ATE、Load Board等,通过减少chain length、memory instance number来降低成本。

 

 

故障模型:

 

建立物理故障和逻辑故障之间的桥梁,如SA故障(静态故障)、Transition故障(速度故障和时序故障)等。

 

 

 

综上所述,DFT工程师面试常考的知识点涵盖了DFT基础知识、扫描技术、逻辑BIST、边界扫描、测试向量生成与测试策略、实际测试案例与问题解决以及其他相关知识点。准备面试时,应重点关注这些知识点,并结合实际项目经验进行理解和应用。

 


http://www.ppmy.cn/devtools/137611.html

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